РЕАЛІЗАЦІЯ ДВОВХОДОВОГО ДИСКРЕТНОГО ПЕРЦЕПТРОНА ЗІ ЗМІЩЕНИМИ СИНАПТИЧНИМИ СИГНАЛАМИ НА ПЛІС ЗАСОБАМИ ALTERAHDL

С. В. Яковин; С. І. Мельничук; І. З.  Мануляк

doi:10.31649/1997-9266-2025-181-4-186-194

Автор(и)

С. В. Яковин

Івано-Франківський національний технічний університет нафти і газу ROR

С. І. Мельничук

Івано-Франківський національний технічний університет нафти і газу ROR

І. З. Мануляк

Івано-Франківський національний технічний університет нафти і газу ROR

DOI https://doi.org/10.31649/1997-9266-2025-181-4-186-194

Ключові слова

перцептрон бінарні сигнали булеві функції опрацювання сигналів програмовані логічні інтегральні схеми (ПЛІС) нейронні мережі

Анотація

Запропоновано й експериментально досліджено апаратну реалізацію дискретного двовходового ймовірнісного перцептрона на програмованій логічній інтегральній схемі (ПЛІС). Перцептрон побудовано з трьох елементарних модулів — shift2b (зміщення синаптичних сигналів простим додаванням), cnts (агрегація на основі підрахунку кількості унікальних значень) і cmp2b (активаційний двобітовий компаратор). Апаратна реалізація дискретного перцептрона ґрунтується на використанні зміщення вхідних сигналів шляхом використання цілочислової операції додавання, що дозволяє знизити апаратні потреби.

Запропонована архітектура реалізації перцептрона забезпечує мінімальну компонентну складність (2—3 логічні елементи на блок) та дозволяє, шляхом лише зміни ваг і порога, відтворити шість базових булевих операцій — OR, AND, XOR, NOR, NAND, XNOR. Такий підхід в перспективі дозволяє створювати апаратно моноструктурні компоненти на основі єдиного блока, що в залежності від потреб може реалізовувати різні логічні функції.

Функціональне моделювання підтвердило коректність реалізації всіх заданих таблиць істинності, а інструментальний аналіз затримок показав критичний шлях 16,7 нс, що відповідає робочій частоті близько 60 МГц без конвеєризації. Отримані аналітичні співвідношення демонструють можливість зменшення апаратних ресурсів порівняно з традиційним лінійним суматором з синтезом логічних функцій першого та другого порядку.

Запропонований підхід відкриває можливості масштабування на більшу кількість входів, інтеграції статистичних (ймовірнісних) критеріїв агрегації та розробки вбудованих процедур он-чіп-навчання. Результати підтверджують перспективність використання дискретних перцептронних структур як легковагових, енергоефективних класифікаторів у системах реального часу та спеціалізованих нейромережевих компонентах.

199 80

Як цитувати

[1]

«РЕАЛІЗАЦІЯ ДВОВХОДОВОГО ДИСКРЕТНОГО ПЕРЦЕПТРОНА ЗІ ЗМІЩЕНИМИ СИНАПТИЧНИМИ СИГНАЛАМИ НА ПЛІС ЗАСОБАМИ ALTERAHDL», Вісник ВПІ, вип. 4, с. 186–194, Сер 2025, doi: 10.31649/1997-9266-2025-181-4-186-194.

Завантажити посилання

Біографії авторів

автор С. В. Яковин, афіліація Івано-Франківський національний технічний університет нафти і газу

аспірант кафедри комп’ютерних систем і мереж

автор С. І. Мельничук, афіліація Івано-Франківський національний технічний університет нафти і газу

д-р техн. наук, професор, завідувач кафедри комп’ютерних систем і мереж

автор І. З. Мануляк, афіліація Івано-Франківський національний технічний університет нафти і газу

канд. техн. наук, доцент, доцент кафедри комп’ютерних систем і мереж

Посилання

P. Bartoli, C. Veronesi, A. Giudici, D. Siorpaes, D. Trojaniello, and F. Zappa, “Benchmarking Energy and Latency in Tinyml: A Novel Method for Resource-Constrained AI,” ArXiv, 2025, 15622. https://doi.org/10.48550/arXiv.2505.15622 .

C. Kachris, “A survey on hardware accelerators for large language models,” Appl. Sci., vol. 15, no. 2, p. 586, 2025.

Y. Zhu, “Analysis and application on enhancing CNN performance via FPGA integration,” in Int. Conf. Electron. Elect. Inf. Eng., S. Li and B. Hu, Eds. Haikou, China, Aug. 16-18, 2024. SPIE, 2024, p. 31. https://doi.org/10.1117/12.3052318 .

R. Appuswamy, et al., “Breakthrough Low-Latency, High-Energy-Efficiency LLM Inference Performance Using NorthPole,” in 2024 IEEE High Perform. Extreme Comput. Conf. (HPEC), Wakefield, MA, USA, Sep. 23-27, 2024. IEEE, 2024, pp. 1-8. https://doi.org/10.1109/hpec62836.2024. 10938418 .

A. Nechi, L. Groth, S. Mulhem, F. Merchant, R. Buchty, and M. Berekovic, “FPGA-based deep learning inference accelerators: Where are we standing?” ACM Trans. Reconfigurable Technol. Syst., Sep. 2023. https://doi.org/10.1145/3613963 .

J. Yik, et al., “The neurobench framework for benchmarking neuromorphic computing algorithms and systems,” Nature Commun., vol. 16, no. 1, Feb. 2025. https://doi.org/10.1038/s41467-025-56739-4 .

С. І. Мельничук, i С. В. Яковин, «Спосіб реалізації перцептрона на основі імовірнісних характеристик зміщених синаптичних сигналів,» Патент України 126753, січ. 25, 2023.

S. Melnychuk, M. Kuz, and S. Yakovyn, “Emulation of logical functions NOT, AND, OR, and XOR with a perceptron implemented using an information entropy function,” in 2018 14th Int. Conf. Adv. Trends Radioelecrtronics, Telecommun. Comput. Eng. (TCSET), Lviv-Slavske, Ukraine, Feb. 20-24, 2018. IEEE, 2018. https://doi.org/10.1109/tcset.2018.8336337 .

S. V. Yakovyn, and S. I. Melnychuk, “Discrete perceptron based on probabilistic estimates of shifted synaptic signals,” Nauk. Visnyk Natsionalnoho Hirnychoho Universytetu, no. 2, pp. 189-196, 2025. https://doi.org/10.33271/nvngu/2025-2/189 .

A. Guesmi, I. Alouani, M. Baklouti, T. Frikha, and M. Abid, “SIT: Stochastic input transformation to defend against adversarial attacks on deep neural networks,” IEEE Des. & Test, vol. 39, pp. 63-72, 2022. https://doi.org/10.1109/mdat.2021.3077542 .

A. R. Omondi, and J. C. Rajapakse, Eds., FPGA Implementations of Neural Networks. Springer US, 2006. https://doi.org/10.1007/0-387-28487-7 .

A. Ananthakrishnan, and M. G. Allen, “All-Passive hardware implementation of multilayer perceptron classifiers,” IEEE Trans. Neural Netw. Learn. Syst., pp. 1-10, 2020. https://doi.org/10.1109/tnnls.2020.3016901 .