МЕТОД АНАЛІЗУ ТРИВАЛОСТІ ВИКОНАННЯ ПРОГРАМНОГО КОДУ З УРАХУВАННЯМ АРХІТЕКТУРИ МІКРОКОНТРОЛЕРА

  • Р. С. Чопей Національний університет «Львівська політехніка»
  • Д. В. Федасюк Національний університет «Львівська політехніка»
Ключові слова: вбудовані системи, архітектура мікроконтролера, середовище розробки Keil uVision, тривалість виконання програмного коду

Анотація

Розглянуто загальні проблеми, які можуть виникнути під час аналізу тривалості виконання програмного коду вбудованої системи. Огляд існуючих підходів, проведений авторами, показав, що методи, засновані на аналізі кеш-пам’яті та архітектури конвеєра команд мікроконтролера, неефективні для оцінки тривалості виконання програмного коду, що виконується на мікроконтролерних вбудованих системах. Один зі способів підвищення ефективності аналізу тривалості виконання програмного коду — це врахування внутрішньої архітектури мікроконтролера, включаючи затримки, що відбуваються під час обміну даними між внутрішніми модулями мікроконтролера та затримками при передачі даних через стандартні інтерфейси зв’язку.

Запропоновано метод аналізу тривалості виконання програмного коду з урахуванням швидкості обміну даними між внутрішніми модулями мікроконтролера та швидкості надсилання даних через інтерфейси зв’язку. Чисельними експериментами доведено підвищення точності отриманих результатів у порівнянні з існуючими методами.

Підвищення ефективності запропонованого методу, можливе шляхом врахування тривалості читання даних з оперативної пам’яті, а також за рахунок автоматизації процесу розрахунку тривалості виконання програми.

Біографії авторів

Р. С. Чопей, Національний університет «Львівська політехніка»

аспірант кафедри програмного забезпечення

Д. В. Федасюк, Національний університет «Львівська політехніка»

д-р техн. наук, професор, проректор

Посилання

T. Ringler, “Static Worst-Case Execution Time Analysis of Synchronous Programs,” Reliable Software Technologies Ada-Europe 2000, vol. 1845, pp. 56-68, 2000.

A. Tavares and C. Couto, “A machine independent WCET predictor for microcontrollers and DSPs [worst case execution time],” in ISIE 2001. 2001 IEEE International Symposium on Industrial Electronics Proceedings (Cat. No.01TH8570), 2001.

C. Healy and D. Whaley, “Tighter timing predictions by automatic detection and exploitation of value-dependent constraints,” Proceedings of the Fifth IEEE Real-Time Technology and Applications Symposium, 1999.

J. Engblom, “Processor pipelines and static worst-case execution time analysis.” Uppsala: Acta Universitatis Upsaliensis, 2002.

R. Wilhelm, D. Grund, J. Reineke, M. Schlickling, M. Pister and C. Ferdinand, “Memory Hierarchies, Pipelines, and Buses for Future Architectures in Time-Critical Embedded Systems,” IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 28, no. 7, pp. 966-978, 2009.

Xianfeng Li, A. Roychoudhury and T. Mitra, “Modeling Out-of-Order Processors for Software Timing Analysis,” in 25th IEEE International Real-Time Systems Symposium, 2004.

P. Atanassov, R. Kirner and P. Puschner, “Using real hardware to create an accurate timing model for execution-time analysis,” in IEEE Real-Time Embedded Systems Workshop held in conjunction with RTSS 2001, 2001.

RM0090 Reference manual STM32F4, 2nd ed. STMicroelectronics, 2017.

“ARM Information Center,” Infocenter.arm.com, 2017. [Online]. Available: http://infocenter.arm.com/help/index.jsp. [Accessed: 14- Dec- 2017].

R. Chopey, B. Knysh and D. Fedasyuk, “The model of software execution time remote testing,” in IXth Intern. Conf. of Young Scientists «Computer Science and Engineering 2017» (CSE’2017), Lviv Polytechnic National University, 2017, pp. 398–402.

Опубліковано
2018-04-27
Як цитувати
[1]
Р. Чопей і Д. Федасюк, МЕТОД АНАЛІЗУ ТРИВАЛОСТІ ВИКОНАННЯ ПРОГРАМНОГО КОДУ З УРАХУВАННЯМ АРХІТЕКТУРИ МІКРОКОНТРОЛЕРА, Вісник Вінницького політехнічного інституту, № 2, с. 74-79, Квіт 2018.
Номер
Розділ
Інформаційні технології та комп'ютерна техніка